• RAM - Random Access Memory.
• Je neobstojen - vsebina se izbriše, ko prekinemo napajanje.

Statični - SRAM

• Nizka poraba energije (porablja se samo med branjem in pisanjem).
• Velika hitrost (dostopni čas do naključne besede 6ns).
• Lahka uporaba (ni potrebne logike za osveževanje).
• Bolj zapleten za naredit - 6 tranzistorjev na 1 bit (pri DRAM 1 tranzistor na bit).
• Zato je majhen (do 76Mbit leta 2007) in drag (10x dražji kot DRAM).
• Uporaben je pri majhnih rečeh (dokler je dovolj majhen, je cenejši kot DRAM, ker ni potrebna osveževalna logika).

Dinamični - DRAM

• Informacija je shranjena kot naboj na parazitski kapacitivnosti tranzistorja.
• Naboj hitro izgine (do 64ms), zato je potrebno osveževanje.
• Občutljiv na zunanje vplive (npr. kozmični žarki). Ker je kapacitivnost zelo majhna, je treba zelo malo energije, da nam elektroni pobegnejo...
• Pisanje: brisanje ali postavljanje naboja.
• Branje: prenos naboja v bralne ojačevalnike.
• Branje je destruktivno - vsebino registra vrstice (kamor se pri dostopu zapiše vsebila celic iz cele vrstice bitne ravnine) je treba nato zapisat nazaj v celice.

Potek dostopa

• Na vhodih prisoten naslov vrstice,
• aktiviran RAS signal (pove, da je na vhodih prisoten naslov vrstice).

• Ustrezna vrstica se prebere v register vrstice.

• Na vhodih prisoten naslov stolpca,
• aktiviran CAS signal (pove, da je na vhodih prisoten naslov stolpca).

• Ustrezen stolpec oziroma bit iz registra vrstice se da na izhod.

• CAS in RAS deaktivirana; ko se RAS deaktivira, se vsebina registra vrstice zapiše nazaj v bitno ravnino (t.i. "precharge").

• tRAS je čas, ko je aktiven signal RAS. Temu pravimo čas dostopa.
• tPR (precharge time) je "nabijalni čas" - trajanje prepisovanja vrstice nazaj v bitno ravnino.
• Oboje skupaj je čas clikla (tCY).
• Tipično za leto 2007: tCY=55ns, tRAS=42ns, tPAGE=1,5ns

Osveževanje

• Z branjem
  • Zagotoviti moramo, da se v 64ms prebere vsaka vrstica (ker se po branju vrstica vedno zapiše nazaj, je osvežena).
• S pisanjem
  • Podobno kot pri branju, vendar je nepraktično in se skoraj ne uporablja.
• Samo RAS cikel
  • Kot vemo, se ob aktivaciji RAS signala vrstica prebere v register vrstice, ob deaktivaciji pa spet nazaj.
  • Potreben je zunenji števec vrstic, ki naj se osvežijo.
• CAS pred RAS
  • Števec je vgrajen kar v čipu in se po vsakem takem ciklu poveča za ena.
  • Ker se ob dostopu vedno najprej aktivira RAS pred CAS, lahko čip v primeru CAS pred RAS ugotovi, da ne gre za dostop amapk za osveževanje.

• Koncentrirano: vse vrstice naenkrat. Med osveževanjem je pomnilnik zaseden in ni na voljo drugim napravam. Če osvežujemo vse vrstice naenkrat, je dolgo nedostopen.
• Porazdeljeno: Osvežujemo eno po eno vrstico na določen interval - mora bit dovolj kratek, da pridejo v 64ms na vrsto vse vrstice.

Page mode dostop

• Beremo iz registra vrstice več stoplcev zaporedoma.
• RAS signal pustimo aktiven in spreminjamo samo naslov stoplca.
• Zelo porabno pri prenašanju predpomnilniških blokov - predpomnilnik tako organiziramo, da pade cel blok v isto vrstico.
• Več kot 95% dostopov so zamenjave predpomnilniških blokov!

Sinhronski DRAM - SDRAM

To je običajni asinhronski DRAM, amapk z dodanimi registri in uro, ob katere fronath se "stvari dogajajo". V te registre se shranijo vsi signali in tako je možno podati zahtevo za naslednjo operacijo, še preden je prejšnja končana (kot nekakšen preprost cevovod). Zaradi ure so tudi RAS in CAS signali enostavnejši (ni več toliko in toliko nanosekund, amapk toliko in toliko urinih period). Dostop do posameznega bita se sicer upočasni, se pa zato pohitri page-mode dostop - po začetni latenci vsako urino periodo en stolpec (pri asinhronskem je med posameznim stolpcem vseeno nekoliko pavze tudi med page-mode dostopom).

Signali

DDR, DDR2, DDR3

DDR Double data rate: podatki se prenašajo ob pozitivni in negativni fronti ure. Prenaša se lahko 64 bitov na enkrat, kar da pri frekvenci 100Mhz največ 1600 MB/s. Deluje na napetosti 2.5V.

DDR2 Dvojna frekvenca ure, uveden še prefetch register (4 bitni). Pri dostopu do bita v vrstici se prenesejo prenesejo v prefetch register še 3 sosednji biti. Pri pisanju se v ta register najprej piše, nato pa se njegova vsebina naenkrat prenese v register vrstice. Vsaka bitna ravnina ima svoj register vrstice in svoj prefetch register. Deluje na napetosti 1.8V, kar pomeni prihranek pri porabi v primerjavi s DDR.

DDR3 V primerjavi s DDR2 ima 8 bitni prefetch register, višjo frekvenco delovanja in posledično manjšo latenco (nekaj ns). Deluje na napetosti 1.5V, kar privede še do dodatnega prihranka pri porabi v primerjavi s DDR2 (30%).

Zgled

DDR2 SDRM 1Gb (Hynix Hy5PS1G831)